Diese Arbeit beschreibt Simulation, Herstellung und Charakterisierung von Sperrschichtfeldeffekttransistoren, JFETs, nach einem auf Siliziumsubstrat bisher noch nicht realisierten Konzept. Dieses neue Konzept besteht darin, den Kanal der JFETs in zwei Bereiche zu teilen: in einen Hauptkanal, Main-Channel, und einen erweiterten Drain-Kanal, den extended-Drain-Channel. Dieses Konzept erlaubt es, Gleichstromeigenschaften, wie Kanalstrom und Transkonduktanz, weitestgehend unabhängig von der Länge der oberflächennahen Steuerelektrode, dem Top-Gate, einzustellen. Zunächst werden alle relevanten theoretischen Grundlagen zu Gleichstrom und Rauschverhalten von JFETs erörtert. Besonderer Schwerpunkt liegt hier auf dem thermischen Rauschen von Kurzkanal-JFETs. Im nächsten Kapitel werden Machbarkeit und erwartete Parameter durch Simulation des Herstellungsprozesses sowie elektrische Simulation des daraus resultierenden Bauteils abgeschätzt. Um die Voraussagewahrscheinlichkeit der Simulation zu erhöhen, wurden Simulationsparameter an Messergebnisse aus Vorversuchen angepasst. Die daraus gewonnenen neuen Werte werden mit Messergebnissen verglichen. Die Realisierung erfolgt im Rahmen einer Technologieplattform, welche an einen CMOS-Herstellungsprozess angelehnt ist. Es wird ein Überblick über den prinzipiellen Ablauf des Herstellungsprozesses gegeben und Strukturvarianten erläutert. Die Charakterisierung umfasst Gleichstromparameter, wie Kanalstrom, Transkonduktanz, Ausgangswiderstand und Eingangsstrom. Als Wechselstromparameter werden Kapazitäten von Top- und Bottom-Gate zum Kanal sowie frequenzabhängiges und frequenzunabhängiges Rauschen gemessen. Für die Charakterisierung des weißen Rauschens wird ein Vergleich mit simulierten Werten vorgenommen und die Diskrepanz zwischen Simulation, Messung und etablierten Modellen aus Veröffentlichungen erörtert. Zum Schluss werden Anwendungen, die während der Bearbeitung des Themas mit Partnern realisiert wurden, vorgestellt und die erzielten Ergebnisse mit dem Stand der Technik verglichen sowie ein Ausblick auf das Thema gegeben.

This work describes simulation, fabrication and characterization of junction field effect transistors, JFETs, following a concept not previously realized on silicon substrate. This new concept consists in dividing the channel of the JFETs into two regions: a main channel and an extended drain channel. This concept allows DC characteristics, such as channel current and transconductance, to be set largely independent of the length of the top gate control electrode. In the first chapter, all relevant theoretical fundamentals of dc current and noise characteristics of JFETs are reviewed. Special emphasis is placed here on the thermal noise of short-channel JFETs. In the next chapter, feasibility and expected parameters are evaluated by simulating the fabrication process as well as electrical simulation of the resulting device. To increase the prediction probability of the simulator, simulation parameters were adjusted to measurement results from preceding tests. The new values obtained are compared with measurement results. The realization is carried out within the framework of a technology platform, which is based on a CMOS manufacturing process. An overview of the basic manufacturing process is given and structure variants are explained. The characterization includes DC parameters such as channel current, transconductance, output resistance and input current. AC current parameters measured are capacitances of top and bottom gate to channel, and frequency-dependent and frequency-independent noise. For white noise characterization, a comparison is made with simulated values and the discrepancy between simulation, measurement and established models from publications is discussed. Finally, applications realized with partners during the work on the topic are presented and the obtained results are compared with the state of the art as well as an outlook on the topic is given.